从零复现ISSCC论文：我的Pipelined ADC建模之旅

大一上学期结束后的寒假，我开始思考一个问题：作为集成电路方向的学生，光上课是不够的，得动手做点什么。

机缘巧合下，我读到一篇ISSCC上关于高速Pipelined ADC的论文。说实话，第一次读的时候大概只理解了30%——运放、开关电容、MDAC、冗余校正……每个词都认识，连在一起就懵了。

但我没有放弃。我的策略是：用MATLAB把它搭出来。

为什么要从行为级开始？

对于一个刚学完电子学的本科生来说，直接去画晶体管级电路是不现实的。行为级建模的好处是：你用理想的数学模块代替真实电路，先让整个系统跑起来，然后再一个一个把”理想”变成”非理想”。

这就好比学做菜——先用电饭煲做出能吃的饭，再去研究火候、锅气、食材处理。而不是一上来就让你用柴火灶。

建模过程

第一阶段：理想模型（花了大概两个周末）

用MATLAB搭建了最简单的流水线结构：

• 采样 → 1.5-bit量化 → 余量放大 → 下一级 → …… → 数字校正 → 输出

第一版代码跑出来的结果：SNR = 61.8dB，ENOB = 9.97 bit。

完美。太完美了。好得不真实。

第二阶段：引入非理想效应

这才是真正学到东西的阶段。我开始逐个加入现实世界中不可避免的非理想因素：

1. 电容失配 — MDAC中电容不匹配导致级间增益误差
2. 有限运放增益 — 不再是无穷大，而是60dB左右
3. 比较器失调 — 子ADC的比较器有随机偏移
4. 时钟抖动 — 采样时刻的随机偏移
5. kT/C噪声 — 开关电容电路的本征热噪声

每加入一个非理想因素，我都跑一次FFT，观察频谱的变化。看到噪底从-120dB逐渐上升到-80dB的过程，让我直观理解了”噪声预算”这个概念。

最让我震撼的时刻

是在加入电容失配后，看到频谱中出现了明显的谐波失真。之前读论文时看到”电容失配导致非线性”只是一句话，但当你在FFT图上亲眼看到那些本不该出现的尖峰时，一切都变得具体了。

最终的感悟

这个项目让我明白了三件事：

1. 行为级建模是理解电路架构的最佳入口 — 它让你在不需要深入器件物理的情况下掌握系统级的设计trade-off
2. 数字校正技术是现代ADC的精髓 — 如果不是1.5-bit的冗余校正，那些非理想效应早就让ADC失效了。模拟不够，数字来凑。
3. 动手永远是学得最快的 — 复现一篇论文比自己读十篇收获都大

下一步

计划将这个行为级模型迁移到Simulink环境，加入更多非理想效应的精细化建模，并尝试与实际的晶体管级仿真结果做对比验证。